芯片設計 CMOS 模擬集成電路版圖設計與驗證 : 基於 Cadence IC 617

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芯片設計 CMOS 模擬集成電路版圖設計與驗證 : 基於 Cadence IC 617

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內容描述

本書主要依托Cadence IC 617版圖設計工具與Mentor Calibre版圖驗證工具，在介紹新型CMOS器件和版圖基本原理的基礎上，
結合版圖設計實踐，採取循序漸進的方式，討論使用Cadence IC 617與Mentor Calibre進行CMOS模擬集成電路版圖設計、
驗證的基礎知識和方法，內容涵蓋了納米級CMOS器件，CMOS模擬集成電路版圖基礎，
Cadence IC 617與Mentor Calibre的基本概況、操作界面和使用方法，
CMOS模擬集成電路從設計到導出數據進行流片的完整流程。
同時分章節介紹了利用Cadence IC 617版圖設計工具進行運算放大器、
帶隙基準源、​​低壓差線性穩壓器等基本模擬電路版圖設計的基本方法。
*後對Mentor Calibre在LVS驗證中典型的錯誤案例進行了解析。
本書通過結合器件知識、電路理論和版圖設計實踐，使讀者深刻了解CMOS電路版圖設計和驗證的規則、
流程和基本方法，對於進行CMOS模擬集成電路學習的在校高年級本科生、碩士生和博士生，
以及從事集成電路版圖設計與驗證的工程師，都會起到有益的幫助。

目錄大綱

前言
第1章納米級CMOS器件1
1.1概述1
1.2平面全耗盡絕緣襯底上矽（FD-SOI）MOSFET4
1.2.1採用薄氧化埋層的原因5
1.2.2超薄體中的二維效應8
1.3FinFET11
1.3.1三柵以及雙柵FinFET12
1.3.2實際中的結構選擇19
1.4基於gm/ID的設計方法20
1.4.1模擬集成電路的層次化設計20
1.4.2gm/ID設計方法所處的地位21
1.4.3gm/ID設計方法的優勢22
1.4.4基於Vov的設計方法23
1.4.5gm/ID設計方法詳述27
1.4.6基於gm/ID的設計實例31
第2章CMOS模擬集成電路版圖基礎33
2.1CMOS模擬集成電路設計流程33
2.2CMOS模擬集成電路版圖定義36
2.3CMOS模擬集成電路版圖設計流程37
2.3.1版圖規劃38
2.3.2版圖設計實現39
2.3.3版圖驗證40
2.3.4版圖完成41
2.4版圖設計通用規則42
2.5版圖佈局44
2.5.1對稱約束下的晶體管級佈局45
2.5.２版圖約束下的層次化佈局46
2.6版圖佈線50
2.7CMOS模擬集成電路版圖匹配設計54
2.7.1CMOS工藝失配機理54
2.7.2元器件版圖匹配設計規則56
第3章Cadence Virtuoso 617版圖設計工具59
3.1Cadence Virtuoso 617界面介紹59
3.1.1Cadence Virtuoso 617 CIW界面介紹60
3.1.2Cadence Virtuoso 617 Library Manager界面介紹66
3.1.3Cadence Virtuoso 617 Library Path Editor操作介紹85
3.1.4Cadence Virtuoso 617 Layout Editor界面介紹96
3.2Virtuoso 基本操作124
3.2.1創建圓形124
3.2.2創建矩形125
3.2.3創建路徑126
3.2.4創建標識名127
3.2.5調用器件和陣列128
3.2.6創建接觸孔和通孔130
3.2.7創建環形圖形131
3.2.8移動命令132
3.2.9複製命令133
3.2.10拉伸命令134
3.2.11刪除命令135
3.2.12合併命令135
3.2.13改變層次關係命令136
3.2.14切割命令138
3.2.15旋轉命令139
3.2.16屬性命令140
3.2.17分離命令141
3.2.18改變形狀命令142
3.2.19版圖層擴縮命令143
第4章Mentor Calibre版圖驗證工具145
4.1Mentor Calibre版圖驗證工具簡介145
4.2Mentor Calibre版圖驗證工具調用145
4.2.1採用Virtuoso Layout Editor內嵌方式啟動146
4.2.2採用Calibre圖形界面啟動147
4.2.3採用Calibre View查看器啟動149
4.3Mentor Calibre DRC驗證151
4.3.1Calibre DRC驗證簡介151
4.3.2Calibre nmDRC界面介紹153
4.3.3Calibre nmDRC驗證流程舉例159
4.4Mentor Calibre nmLVS驗證170
4.4.1Calibre nmLVS驗證簡介170
4.4.2Calibre nmLVS界面介紹170
4.4.3Calibre LVS驗證流程舉例183
4.5Mentor Calibre寄生參數提取(PEX)194
4.5.1Calibre PEX驗證簡介194
4.5.2Calibre PEX界面介紹194
4.5.3Calibre PEX流程舉例204
第5章CMOS模擬集成電路版圖設計與驗證流程213
5.1設計環境準備213
5.2單級跨導放大器電路的建立和前仿真219
5.3跨導放大器版圖設計230
5.4跨導放大器版圖驗證與參數提取241
5.5跨導放大器電路後彷真258
5.6輸入輸出單元環設計264
5.7主體電路版圖與輸入輸出單元環的連接272
5.8導出GDSII文件277
第6章運算放大器的版圖
設計280
6.1運算放大器基礎280
6.2運算放大器的基本特性和分類281
6.2.1運算放大器的基本特性281
6.2.2運算放大器的性能參數282
6.2.3運算放大器的分類286
6.3單級折疊共源共柵運算放大器的版圖設計291
6.4兩級全差分密勒補償運算放大器的版圖設計296
6.5電容—電壓轉換電路版圖設計300
第7章帶隙基準源與低壓差線性穩壓器的版圖設計308
7.1帶隙基準源的版圖設計308
7.1.1帶隙基準源基本原理308
7.1.2帶隙基準源版圖設計實例314
7.2低壓差線性穩壓器的版圖設計318
7.2.1低壓差線性穩壓器的基本原理319
7.2.2低壓差線性穩壓器版圖設計實例321
第8章Calibre LVS常見錯誤解析326
8.1LVS錯誤對話框（RVE對話框）326
8.2誤連接334
8.3短路336
8.4斷路337
8.5違反工藝原理338
8.6漏標342
8.7元件參數錯誤343
參考文獻345